网表提取
芯愿景公司的工程师能够根据客户的不同需要，完成并提交客户芯片指定模块的网表数据。通过公司的质量保证体系的验证，无论是数字电路网表还是模拟电路网表都能保证极高的品质。对于数字模块，芯愿景将交付门级网表，而模拟模块则提供管级网表。
网表提取特点- 高效率的提取服务，芯愿景公司现有设计人员超过200人，每年可提供超过3000人月的服务量；
- 高准确率的网表，所有项目均采用两遍独立提取，并进行SVS检验。另外，芯愿景公司建有独立的QA部门，促进设计服务进行持续的质量改进；
- 具备超大规模芯片的设计能力，芯愿景公司已经成功完成了数十个百万门级芯片的分析设计，在超大规模项目流程和软件支持上都达到了很高的成熟度；
- 灵活的数据交付方式，可以提供Cadence库、SPICE、Verilog、Workview和ECS等常用格式的数据。
网表提取流程
芯愿景公司的网表服务采用高精度的提取流程，此流程能极大的保证网表提取的准确度。在该流程下，安排两组工程师同时进行网表数据提取。在两组工程师均完成网表提取后，分别进行电学规则检查，然后进行一次网表对照（SVS）改错，最后再进行功能分析。网表提取软件提供的电学规则检查（ERC）功能可以检查出绝大多数网表提取错误（例如悬空引脚、未连输出端的线网、连接了多输出端的线网等）。
网表提取流程
输出数据格式
电路图格式：
ChipAnalyzer工作区内的网表数据，可以直接导出为一个Hierux平面化电路图，导出时需要指定当前网表所对应的Hierux模拟器件库和数字单元库名称。这个平面化电路图也可以直接通过EDIF格式导入到Cadence Composer等其他正向EDA电路图编辑软件中。
网表数据平面化电路
Verilog格式：
ChipAnalyzer中的数字模块所对应的工作区，可以导出Verilog格式网表文件
M1层数字区网表 Verilog文件片段
Spice格式：ChipAnalyzer中的模拟模块所对应的工作区，可以导出为Spice格式电路文件。
模拟网表区 导出spice文件片段
获得更多关于网表提取服务信息，请联系 market@cellixsoft.com